삼성전자, 5·6·7나노 공정 로드맵 발표
TSMC, 5나노 이어 6나노 공정 내년 1분기 시험생산 돌입
대형사 확보 홍보전···EUV 공정에 '승부수'
삼성전자와 대만 TSMC가 글로벌 반도체 위탁생산(파운드리) 7나노미터(nm) 이하 차세대 시장 패권을 두고 치열한 신경전을 펼치고 있다. TSMC가 시간차를 두고 5, 6나노 공정 양산 계획을 연달아 발표했고 삼성전자도 5~7나노 이하 공정 현황을 발표하며 맞대응했다.
애플, 퀄컴, 엔비디아 등 초미세공정을 이용해 제품을 양산하는 대형 반도체 회사를 고객사로 잡기 위해 삼성전자와 TSMC 신경전이 팽팽하다.
삼성전자는 지난 16일 초미세 공정 로드맵을 발표하면서 극자외선(EUV) 기반 7나노 공정 제품이 이달 중 출하할 계획이며, 6나노 공정의 경우 하반기 양산을 목표로 대형 고객사와 생산 협의를 진행 중이라고 밝혔다.
◇ 5나노 공정 TSMC '장군'에 삼성전자 '멍군'
특히 삼성전자는 5나노 공정 개발에 성공했다고 강조했다. 앞서 TSMC가 5나노 공정 개발을 마치고 올해 2분기 중 시험생산에 돌입하겠다고 밝히면서, 이번 발표 일정도 다소 앞당긴 것으로 알려졌다.
같은날 TSMC는 내년 1분기 중 극자외선(EUV) 기술 기반 6나노 공정의 위험 생산(Risk production)에 돌입한다고 밝혔다. TSMC는 최근 EUV 기반 7나노 공정으로부터 얻은 기술을 바탕으로 6나노 공정을 개발했다고 설명했다. TSMC에 따르면 이 6나노 공정은 7나노 공정보다 로직 밀도가 18% 높고, 별도의 설계 인프라가 필요없다는 강점을 갖췄다. 앞서 TSMC는 이달 초 5나노 공정 플랫폼을 제공하기로 했다고 밝힌 바 있다.
양사 모두 극자외선(EUV) 기반 7나노 이후 공정 개발 계획을 발표하며 대형 고객사를 확보하기 위한 신경전을 펼치고 있다. 사실상 7나노 이하 공정에서 양사가 경쟁을 펼치는 상황에서 한발이라도 앞선 공정 개발과 양산에 따라 패권이 갈릴 공산이 크기 때문이다.
일부 전문가는 시스템 반도체 업계가 기술적 한계에 봉착, 양사 모두 공정 미세화에 승부수를 걸 수밖에 없다고 분석한다. 이에 따라 양사의 공정 개발 경쟁은 1나노 단위로 초미세화됐다. 사실상 양사가 발표한 6나노 공정의 경우 5나노, 7나노 등 굵직한 기술 로드맵을 이행하기 앞서 개발된 틈새 공정이란 평가다. 궁극적으로 5나노 공정을 개발하고 안정화하기 위해 개발된 중간적 공정이라는 분석이다. 이 같은 사이드 공정을 통해 기업들은 고객사를 확보하고 경쟁사 대비 기술적 우위를 강조할 수 있다.
◇ 5·7나노 주요 공정에 6나노 '틈새 공정'도 경쟁
업계 전문가는 “기업들마다 제시하는 나노 숫자에 차이는 있지만, 공정 안정화 상황에 따라 나노 숫자를 조절하게 되는데, 이 과정에서 6나노, 8나노와 같은 공정들이 개발된다”고 설명했다.
이종환 상명대 교수는 “양사 모두 기술 로드맵을 가지고 있지만 경쟁사의 상황을 고려해 발표했을 것”이라며 “반도체, 디스플레이 업계선 1위라는 것을 과시하기 위해 양산성이 다소 확보되지 않아도 먼저 발표하는 경향이 있다. 업계 선두라는 상징성을 강조하기 위해서다”라고 설명했다.
이어 이 교수는 “실제로 양산을 한다고 해도 소량 생산만 할 뿐 대량 생산을 안 하는 경우도 적지 않다”고 덧붙였다.
양사가 경쟁적으로 홍보하는 이유는 프리미엄급 공정을 활용할 대형 고객사가 한정적이기 때문이다. 여기에 파운드리 시장 절대강자였던 TSMC의 뒤를 삼성전자가 바짝 좇으며 양사의 경쟁구도가 보다 뚜렷해졌다.
올 1분기 TSMC의 전세계 파운드리 시장 점유율은 전년 동기 대비 소폭 감소한 48.1%를 기록한 반면, 삼성전자는 시장 점유율 19%까지 끌어올리며 3위 글로벌파운드리(8.4%)와의 격차를 벌렸다.
업계 관계자는 “7나노 이하부터는 하이테크 공정으로 주요 고객이 인텔, 퀄컴 등 메이저 기업에 한정된다. 몇 곳의 대형 고객사를 제외하곤 공정 수요가 전무 하다보니 고객사를 확보하기 위해 양사가 경쟁할 수밖에 없는 구조”라며 “올해 사고를 겪은 TSMC로서는 물량도 조금 놓치고 매출도 감소한 상태에서 경쟁사 동향에 주시할 수밖에 없었을 것”이라고 분석했다.
전문가들은 향후 7나노 이하 미세 공정을 중심으로 양사의 '나노 숫자' 홍보전이 보다 치열해질 것으로 보고 있다. 양사 모두 공정 미세화에 승부수를 던질 수밖에 없는 상황이기 때문이다.
한태희 성균관대 교수는 “공학적 측면에서 보면 과거 인텔 공정을 기준으로 표준화됐던 나노 공정의 숫자가 지금도 엄격하게 선폭을 의미한다고 보긴 어려워 일면 기업의 마케팅 수단으로 표현되기도 한다”며 “같은 숫자의 나노 공정이라고 해도 삼성, 인텔, TSMC마다 다 차이가 있다”고 설명했다.
이어 “현재 반도체 기술은 한계에 부딪힌 측면이 있다. 장비 뿐만 아니라 완전히 새로운 소자가 나와야 하는 상황이지만 당분간은 해결되기 어려운 문제라고 본다”며 “최소 5년간은 업계가 지속적으로 공정 개발에 승부수를 던져야 하는 상황”이라고 덧붙였다.
3나노 공정까지는 현재 로드맵을 통해 논의되겠지만, 그 이후 완전히 새로운 소자가 등장하지 않으면 나노 '숫자 놀음'만 확대되는 상황이 올 수 있을 것이란 전망이다.