케이던스, 호환성 높인 칩렛 IP로 반도체 시장 공략

[시사저널e=고명훈 기자] 미국 반도체 설계자산(IP) 업체 케이던스가 반도체 첨단 패키징 기술인 칩렛 IP 시장 공략을 강화한다. 인터페이스와 컨트롤러 IP를 각각 개별공급하던 기존 방식에서 벗어나 두 IP를 하나로 묶어 판매하는 서비스를 제공한다.

김태평 케이던스 부장은 지난 9일 서초구 양재동 엘타워에서 열린 ‘한국반도체산업협회(KSIA)-D&R IP SoC 컨퍼런스’에서 “케이던스는 단순히 인터페이스 IP나 프로세서 IP와 같은 개별 IP만을 판매하는 것이 아니라, 그 윗단의 상위 레벨 솔루션까지 제공한다”고 설명했다.

이어 “PHY(물리적 신호로 전송하는 인터페이스)와 컨트롤러를 하나의 IP처럼 묶어서 제공해 두 IP 사이를 한 땀 한 땀 바느질하는 수고를 해결할 수 있다”고 덧붙였다.

칩렛 표준 인터페이스인 유니버셜 칩렛 인터커넥트 익스프레스(UCIe)는 회사마다 각각 최적화한 형태로 설계돼 호환이 어려운 경우가 많다. 인터페이스와 컨트롤러 IP를 하나로 묶어 제공하면 호환성 측면에서 이점이 될 수 있단 설명이다.

케이던스가 추진 중인 해당 IP 서비스는 칩렛을 실장하는 방법 중 하나인 ‘칩렛 딜리버리’다.

김 부장은 한쪽 회사에서 만들어 놓은 IP 집합체를 다른 회사에서 구매하는 ‘칩 투 칩(Chip to Chip) 프로토콜’ 개념이라고 설명했다. UCIe 인터페이스를 기반으로 DDR, 스토리지 등 메모리 반도체를 모아 만들어져 있는 칩렛을 단품으로 구매해 개발 칩렛과 함께 실장하는 방식이다.

칩렛은 각 기능을 가진 반도체 칩 조각 여러 개를 하나로 합치는 패키징 기술이다. 처음부터 하나의 다이에서 일괄로 만드는 모놀로식 대비 불량에 따른 부담도 적고, 전체적인 제조 비용을 크게 줄일 수 있단 장점이 있다.

케이던스는 반도체 영역별로 IP를 제공할 수 있도록 조직과 제품 라인업을 구성해 칩렛 시장을 공략 중이. 메모리 IP에선 DDR, LPDDR, GDDR, HBM 등 제품별로 라인업을 확보했으며, 노드(반도체 회로를 구성하는 트랜지스터의 선폭)별론 삼성전자, TSMC, 인텔 등 각 파운드리에서 대응할 수 있는 체계가 마련된 상태다.

김 부장은 “IP SoC를 설계할 때 칩렛은 분리가 가능하기 때문에 전반적으로 최적화 디자인에 장점을 지닌다”며 “쓰고 싶은 AI 알고리즘만 개발하면 기존 스탠다드 IP를 구매해서 결합해 구현할 수 있는 것”이라고 설명했다.

그러면서 “우리는 ARM 베이스의 칩렛 플랫폼을 고객에게 제공하면 고객이 이를 바탕으로 최적화해서 수정할 수 있는 레퍼런스 디자인 서비스도 기본적으로 제공한다”고 설명했다.

시장조사업체 욜디벨롭먼트에 따르면 글로벌 칩렛 시장은 지난 2020년 120억달러 수준에서 2026년 270억달러로 연평균 성장률(CAGR) 8.8%를 이어갈 것으로 예상된다. 관련 패키징 시장도 같은 기간 2200억달러에서 연평균 6.5% 성장해 3200억달러에 이를 것으로 전망된다.

김 부장은 “선단 공정으로 갈수록 비용 효율적인 관점에서 칩을 쪼개고 쪼개는 방식의 설계가 늘고 있다”며 “포트폴리오 관리 측면에서도 IP 회사든, 전체 제품 생산을 맡는 회사든 칩렛 구조를 갖고 있으면 부족한 부분만 다른 IP 회사로부터 사 올 수도 있고, 두 가지를 결합해서 만들 수도 있단 장점이 있다”고 설명했다.