삼성전자 “게이트올어라운드 구조, 1나노대까지 적용”

[시사저널e=이호길 기자] 삼성전자가 핀펫이후 차세대 기술로 거론되는 게이트올어라운드(GAA) 공정을 3나노에 이어 2나노, 1.4나노까지 적용할 계획이다. 초미세화 공정에 GAA를 적용하려면 반도체 측면 게이트가 위치하는 영역 3차원 구조를 개선하고 2D 신물질 도입이 필요하다. 새로운 상보성 금속 산화막 반도체(시모스·CMOS) 구조 개발 필요성도 제기했다.

GAA는 기존 핀펫(FinFET) 기술보다 반도체 면적을 줄이고 성능을 개선한 차세대 트랜지스터 구조로 삼성전자는 지난해 3나노미터(nm) 파운드리 공정을 적용 중이다. 삼성전자에 따르면 3나노 GAA 1세대 공정은 5나노 핀펫 공정 대비 면적은 35% 줄고, 성능은 23% 향상, 전력은 45% 절감했다.

김동원 삼성전자 디바이스솔루션(DS) 부문 반도체연구소 로직 TD실 펠로우는 9일 서울 서초구 엘타워에서 열린 ‘반도체 미래기술 로드맵 전략 발표회’에서 이같이 밝혔다. 김 펠로우는 시스템 반도체 소자 개발 전문가로 ‘변혁기 시대의 로직 소자 기술 개발 현황 및 전망’이란 주제로 기조연설에 나섰다.

그는 “지금까지 플래너(평면)와 핀펫 시대를 거쳐 GAA 다중가교채널 트랜지스터(MBCFET)가 도입됐다”며 “GAA MBCFET 이후 미래는 3가지 축을 생각하고 있다. 핀펫도 10년간 3세대의 기술이 이어진 것처럼 GAA MBCFET도 확장성을 갖는 기술”이라고 설명했다.

이어 “기술적으로 보면 측면을 3층에서 4층, 5층으로 확장하는 기술을 도입해 추가적인 익스텐드(연장)가 가능할 것으로 판단한다”며 “이후 여러 가지 물질을 들여오는 개발 방향성이 있고, 새로운 시모스 구조 혁신을 통해 개발하는 것도 하나의 방법이라고 생각한다”고 덧붙였다.

채널 물질 교체의 경우 2D 소재 도입을 제시했다. 신소재는 A4용지 약 10만분의 1 두께로 얇아 잘 휘어지면서도 단단해 이 물질을 활용하면 반도체 집적도를 높일 수 있다. 인텔도 지난해 12월에 열린 국제전자소자학회(IEDM)에서 차세대 반도체 기술 중 하나가 초박형 2D 물질을 이용한 GAA 공정이라고 밝힌 바 있다.

2D 소재 종류에는 그래핀, 전이금속 칼코겐화합물, 육방정계 질화붕소 등이 거론된다. 다만 2D 소재를 활용해 반도체 집적도가 증가하면 회로 간 선폭이 좁아지면서 저항이 커지기 때문에 더 많은 연구가 필요하다. 삼성전자도 채널 물질 교체는 쉽지 않을 것이라고 예상했다.

김 펠로우는 시모스 혁신과 관련해 3차원(3D) 적층 연구가 이뤄지고 있다고 소개하면서 “본딩 기술로 아래층과 위층을 결합하면 이종집적이 가능하지만, 이 부분은 코스트(비용)가 높은 상황”이라고 한계점을 짚었다.

그는 “이런 기술을 합친다면 GAA MBCFET이 메인 스트림(주류)으로 끝까지 가게 될 것”이라며 “삼성전자는 GAA 기술을 3나노, 2나노, 1.4나노로 확장할 계획이 있다. 이는 계획을 2003년에 처음으로 수립하고 20년에 걸쳐 개발한 결과”라고 설명했다.

그러면서 “반면 인텔과 TSMC 등 경쟁사는 (GAA를) 각각 2024년과 2025년에 개발하는 것으로 발표돼 있다”고 말했다.